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jueves, 24 de septiembre de 2015

DETECTOR EFICIENTE DE SECUENCIA NUMÉRICA EN VHDL CON FPGA DE0-NANO

DETECTOR EFICIENTE DE SECUENCIA NUMÉRICA EN VHDL CON FPGA DE0-NANO


Por: Irving Valeriano (ivaleria@espol.edu.ec), Soria Cortez (vasoria@espol.edu.ec).

Descripción: 
En el siguiente proyecto se pretende desarrollar un sistema eficiente para la búsqueda del número que más se repite dentro de una secuencia de números ingresados por el usuario.
El programa constará de un teclado por el cual se ingresarán los números que el usuario decida, para lo cual el mismo deberá presionar la tecla de Ingreso de datos y una vez que culmine de ingresarlos deberá presionar la botonera de Fin de ingreso, después de lo cual el sistema queda a la espera de la botonera Start con la cual procederá a realizar la selección del número que más se repite.
Una vez que se ha seleccionado el número se usaran displays en los cuales se mostrará el número que más veces se repite junto con la respectiva cantidad de repeticiones que ha tenido.



ARCHIVOS VHDL
https://www.dropbox.com/s/qi0o23jl6eti2pg/Moda.rar?dl=0


REPORTE
https://www.dropbox.com/s/mp42964vgb3iio5/PROYECTO3.pdf?dl=0.


VIDEO DEL PROYECTO

martes, 22 de septiembre de 2015

Detector de Secuencia de 4 números que más se repite en VDHL con FPGA DE0-NANO

Detector de Secuencia de 4 números que más se repite en VDHL con FPGA DE0-NANO 


Por: Michelle Yager (myager@espol.edu.ec), Daniel Campoverde (dmcsmpov@espol.edu.ec).

Descripción del Proyecto

El usuario ingresa una secuencia de números. Se encenderá un led para indicar que se deben ingresar los números. Una vez que se ha ingresado todos los números deseados, el usuario presiona el botón para finalizar el ingreso. Luego se presiona el botón Start y el programa compara cada uno de los números ingresados y muestra la secuencia de 4 números que más se repite y muestra la cantidad de veces que se repite esa secuencia.

Codigos Vhdl 

https://www.dropbox.com/sh/109fmo9cjv4b04j/AADvlpKXLNaciO44QSWfN19ta?dl=0

Video del proyecto 

https://www.facebook.com/dcampoverdeboza/videos/10205788590456365/

sábado, 19 de septiembre de 2015

Determinante de una matriz en VHDL con FPGA DE0-NANO

Determinante de una matriz en VHDL con FPGA DE0-NANO


Por: Misael Ortega (mjortega@espol.edu.ec) y Rutty Cedeño (rutacede@espol.edu.ec)
Descripción:
El circuito describe un sistema de cálculo de determinante de una matriz. El sistema recibe una matriz cuadrada A(3x3) y luego procede a calcular el determinante de dicha matriz.

El sistema se inicializa al ser presionado el botón NUEVA MATRIZ y espera a que sean ingresados los 9 valores del determinante, durante este tiempo y mientras queden valores por ser ingresados permanecerá encendido el led INGRESE_A , luego de que han sido ingresados todos los valores se debe presionar el botón START que a inicio al cálculo del determinante,Led_signo se enciende cuando el signo del determinante es negativo, mientras sea positivo permanecerá apagado. El sistema finaliza con ser presionado el botón FIN.
Reporte del Proyecto: 


Video del Proyecto: