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jueves, 24 de septiembre de 2015

DETECTOR EFICIENTE DE SECUENCIA NUMÉRICA EN VHDL CON FPGA DE0-NANO

DETECTOR EFICIENTE DE SECUENCIA NUMÉRICA EN VHDL CON FPGA DE0-NANO


Por: Irving Valeriano (ivaleria@espol.edu.ec), Soria Cortez (vasoria@espol.edu.ec).

Descripción: 
En el siguiente proyecto se pretende desarrollar un sistema eficiente para la búsqueda del número que más se repite dentro de una secuencia de números ingresados por el usuario.
El programa constará de un teclado por el cual se ingresarán los números que el usuario decida, para lo cual el mismo deberá presionar la tecla de Ingreso de datos y una vez que culmine de ingresarlos deberá presionar la botonera de Fin de ingreso, después de lo cual el sistema queda a la espera de la botonera Start con la cual procederá a realizar la selección del número que más se repite.
Una vez que se ha seleccionado el número se usaran displays en los cuales se mostrará el número que más veces se repite junto con la respectiva cantidad de repeticiones que ha tenido.



ARCHIVOS VHDL
https://www.dropbox.com/s/qi0o23jl6eti2pg/Moda.rar?dl=0


REPORTE
https://www.dropbox.com/s/mp42964vgb3iio5/PROYECTO3.pdf?dl=0.


VIDEO DEL PROYECTO