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⭐⭐⭐⭐⭐ SISTEMA MULTIPLICADOR DE MATRICES 3X4 y 4X3 EN VHDL CON FPGA DE0-NANO ➡️  #DigitalSystems #DigitalElectronic #DigitalCircuits #HDL #VHDL #FPGA ⭐  https://github.com/vasanza/MSI-VHDL Por: Kerly Ochoa Erazo: kermaoch@espol.edu.ec Christian Sacarelo: csacarel@espol.edu.ec Descripción: Se trata de ingresar de manera serial 2 matrices de 3x4 y 4x3, luego de esto proceder a multiplicarlas y mostrar su resultado de manera serial. LINK VIDEO: https://www.facebook.com/christian.sacarelo/videos/10208017464453689/ Leer temas relacionados ✅  2020 Paper: Behavioral Signal Processing with Machine Learning based on #FPGA ✅  2020 Paper: Implementation of a Classification System of #EEG Signals Based on #FPGA ✅  2020 Paper: Monitoring of system memory usage embedded in #FPGA ✅  2019: Artificial Neural Network based #EMG recognition for gesture communication (#InnovateFPGA) ✅  Projects Digital Systems Design #FPGA ➡️   Example: Determi...

⭐⭐⭐⭐⭐ SISTEMA  MAPA DE #KARNAUGH EN #VHDL CON #FPGA #DE0_NANO ➡️  #DigitalSystems #DigitalElectronic #DigitalCircuits #HDL #VHDL #FPGA ⭐  https://github.com/vasanza/MSI-VHDL Por: Christian Parra Pacheco: cfparra@espol.edu.ec Roger Michell Idrovo: romiidro@espol.edu.ec Descripción: Realizar el diseño de un SISTEMA MAPA DE KARNAUGH SOP. El sistema recibe una matrices MK(2X4) y luego procede a detectar el número de agrupaciones de unos y la cantidad de elementos de cada agrupación. Ejemplo: MK=[1 0 0 1;1 1 0 1] ; DESCRIPCIÓN DE LAS SEÑALES DEL SISTEMA : BitMK.- esta señal de 1 bit (0-1) permite el ingreso de cada uno de los bits de la matiz MK(i, j)=BitMK. IngresoMatrizMK.- Esta señal deberá ser solicitada antes de presionar la tecla Start, la misma que permite el ingreso de los nbits de la MatrizMK. LedStart.- Indica cuando ya se ha finalizado de ingresar el número de bits suficientes para completar una Matriz y por tanto se puede presionar la tecla Start. Start.- Da inici...

SISTEMA  DE  COMUNICACIÓN  CON  VALIDACIÓN CHECKSUM EN VHDL CON FPGA DE-NANO ➡️  #DigitalSystems #DigitalElectronic #DigitalCircuits #HDL #VHDL #FPGA ⭐  https://github.com/vasanza/MSI-VHDL Por: Pedro Villegas Román ( plvilleg@espol.edu.ec ), Martha Villacis Davila ( mrvillac@espol.edu.ec ) Descripción: Realizar el diseño de un SISTEMA  DE  COMUNICACIÓN  CON  VALIDACIÓN CHECKSUM. El sistema está conformado por un transmisor que envía datos bajo un protocolo establecido hacia módulos receptores que validarán la trama recibida.  Protocolo de comunicación:  Byte de Inicio: 0X24 Byte ID de Equipo: 0X01 ó 0X0A ó XA1 Byte de Data: 0X00 – 0XFF Byte Checksum: XOR SEÑALES TX PaqueteOut.- esta señal de 8 bits envía cada uno de los paquetes de la trama byte a byte, es decir envía de forma ordenada primero Byte de Inicio, Byte de ID, Byte de data y finalmente Byte de CheckSum.  SincTx.-Esta  se...

Sistema de operacion entre conjuntos en VHDL con FPGA DE0-NANO Por: Daniel Calle Rojas (decalle@espol.edu.ec) Descripción: Es un separador de números, se ingresan números del 0 al 9, máximo 10 números cada conjunto, es decir no permite números repetidos, se ingresan los números tanto para el conjunto A como para el conjunto B. Como se usa? Se da reset, luego start y de ahí por default se ingresan los elementos de A, al terminar se debe presionar “Listo_A” y de ahí se ingresan los números de B y al terminar se ingresa “Listo_B”, luego se presiona “ver” y para ir avanzando los números recopilados se presiona “sigue”, cuando no hay mas números que presentar se queda en el primer numero de la solución. SEÑALES DE DIAGRAMA ASM ENTRADAS: Start: reinicia el sistema. Listo_A: Se presiona cuando se ha terminado de ingresar los números de A Listo_B: Se presiona cuando se ha terminado de ingresar los números de B Last_A: Se activa cuando s...