▷ SISTEMA DE COMUNICACIÓN CON VALIDACIÓN CHECKSUM EN VHDL CON FPGA DE-NANO

SISTEMA  DE  COMUNICACIÓN  CON  VALIDACIÓN CHECKSUM EN VHDL CON FPGA DE-NANO

Por: Pedro Villegas Román (plvilleg@espol.edu.ec), Martha Villacis Davila (mrvillac@espol.edu.ec)


Descripción:
Realizar el diseño de un SISTEMA  DE  COMUNICACIÓN  CON  VALIDACIÓN CHECKSUM. El sistema está conformado por un transmisor que envía datos bajo un protocolo establecido hacia módulos receptores que validarán la trama recibida. 
Protocolo de comunicación: 
Byte de Inicio: 0X24
Byte ID de Equipo: 0X01 ó 0X0A ó XA1
Byte de Data: 0X00 – 0XFF
Byte Checksum: XOR

SEÑALES TX
PaqueteOut.- esta señal de 8 bits envía cada uno de los paquetes de la trama byte a byte, es decir envía de forma ordenada primero Byte de Inicio, Byte de ID, Byte de data y finalmente Byte de CheckSum. 
SincTx.-Esta  señal  sirve  de  sincronía  para  indicar  al  equipo  receptor  que existe un dato listo para ser leído. 
StartTx.-Señal para empezar a enviar los datos. 
StopTx.-Señal para detener el envío de datos.
IDRx.-El Byte de ID será leído constantemente antes de enviar los datos, de esa forma puede enviar la trama a diferentes equipos.
SEÑALES RX 
PaqueteIn.- esta señal de 8 bits recibe cada uno de los paquetes de la trama byte a byte, es decir recibe de forma ordenada primero Byte de Inicio, Byte de ID, Byte de data y finalmente Byte de CheckSum. 
SincRx.-Esta  señal  sirve  de  sincronía  para  indicar  al  equipo  receptor  que existe un dato listo para ser leído. 
StartRx.-Señal que empezar a recibir los datos. 
StopTx.-Señal para detener la recepción de datos.
IDRx.-El byte de ID es cargado inicialmente antes de presionar start de tal forma que el ID del equipo de recepción se compara con el ID recibido.

CÓDIGO VHDL

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