Electronics

⭐⭐⭐⭐⭐ SOLUCIÓN EXAMEN SISTEMAS DIGITALES 2, 2do Parcial (2022PAO2) ➡️  #DigitalSystems #DigitalElectronic #DigitalCircuits #HDL #VHDL #FPGA ⭐  https://github.com/vasanza/MSI-VHDL Repositorio con los archivos VHDL de la pregunta: https://github.com/vasanza/DigitalSystems/tree/2022PAO2/2022_PAO2_2P_Examen La siguiente partición funcional que incluye una Maquina Secuencial Sincrónica (MSS), debe realizar una búsqueda del valor máximo y el valor mínimo multiplicado entre dos memorias RAM de 255 valores (Asuma que las memorias RAM1 y RAM2 ya están llenas con valores aleatorios entre 0 a 15). Para empezar a realizar la búsqueda, la MSS deberá recibir un valor de uno en la señal de entrada “Start” (Start = 1) y la MSS indicará por medio de la señal de salida “Fin” el momento en que termine de realizar la búsqueda (Fin = 1). Si se quiere regresar al estado inicial para realizar una nueva búsqueda, la MSS deberá recibir un valor de uno en la señal de entrada “OK” (OK = 1). El sistema d...

⭐⭐⭐⭐⭐ SOLUCIÓN EXAMEN SISTEMAS DIGITALES 2, 1er Parcial (2021PAO2) from Victor Asanza ➡️  #DigitalSystems #DigitalElectronic #DigitalCircuits #HDL #VHDL #FPGA ⭐  https://github.com/vasanza/MSI-VHDL Repositorio con los archivos VHDL de la pregunta: https://github.com/vasanza/DigitalSystems/tree/2021PAO2/2021_PAO2_1P_Examen La siguiente partición funcional que incluye una Maquina Secuencial Sincrónica (MSS) y tres registros de sostenimiento, debe realizar el ingreso de datos a cada uno de los registros y luego permitirá encontrar el valor máximo y mínimo ingresado. Además, cada uno de los registros indicados es de 8 bits para mostrar los valores encontrados de máximo (Qmax) y mínimo (Qmin) serán de 8 bits cada uno. El sistema digital funciona con una MSS modelo Moore de la siguiente forma: La MSS luego de ser reiniciado empieza en el estado inicial. El Sistema Digital en el estado inicial, esperará que el usuario presione y suelte la tecla Start dos veces, luego de lo cual ...

⭐⭐⭐⭐⭐ SOLUCIÓN EVALUACIÓN SISTEMAS DIGITALES 1, 1er Parcial (2021 PAE) from Victor Asanza ➡️  #DigitalSystems #DigitalElectronic #DigitalCircuits #HDL #VHDL #FPGA ⭐  https://github.com/vasanza/MSI-VHDL ✅ Problema #1 (30%).  Se desea diseñar un Sistemas Digital que capaz de controlar dos actuadores tipo bomba (A y B) en función del nivel de agua presente en un tanque. Este nivel de agua se monitorea con dos sensores (S0 y S1). El Sistemas Digital se muestra en la siguiente gráfica: El funcionamiento del sistema digital se detalla a continuación: • El caudal de entrada de agua se abre (A=1) o se cierra (A=0) con el ánimo de controlar el nivel del agua presente en el tanque. Si el nivel del agua es el Mínimo (S1 = 0 y S0 = 1) o menor al mínimo (S1=0 y S0=0) entonces el actuador tipo bomba (A) debe ser abierto (A = 1); por otro lado, si el nivel del agua es el Máximo (S1 = 1 y S0 = 1) entonces el actuador tipo bomba (A) debe ser cerrado (A = 0).  • El caudal de...

⭐⭐⭐⭐⭐ SOLUCIÓN EVALUACIÓN SISTEMAS DIGITALES 1, 2do Parcial (2020 PAO 2) from Victor Asanza ➡️  #DigitalSystems #DigitalElectronic #DigitalCircuits #HDL #VHDL #FPGA ⭐  https://github.com/vasanza/MSI_VHDL El siguiente código VHDL describe el funcionamiento de un flip-flop “SD” (FF-SD). Para realizar la conversión de un flip-flop “JK” (FF-JK) a un FF-SD, determinar cuáles de las siguientes expresiones booleanas describen correctamente el funcionamiento de las señales “S” y “D” (se recomienda primero determinar la tabla característica del FF-SD, seguido de la tabla de excitación del FF-JK): Las opciones son las siguientes: ✅   a) J <= not(S) or not (D) ✅   b)   K <= not(S) or not (D) ✅   c) J <= not(S) or D ✅   d) K <= not(S) or D ✅   e) J <= S or not (D) ✅   f) K <= S or not (D) ✅   g) J <= S or D ✅   h) K <= S or D Resolución: Read related topics : ✅  2020 PAO1: Examen de Mejoramiento ✅  2020 PA...

⭐⭐⭐⭐⭐  Maximum to minimum ordering of values in #RAM memory using #FPGA ⭐⭐⭐⭐⭐ SOLUCIÓN EVALUACIÓN SISTEMAS DIGITALES 2, 2do Parcial (2020 PAO 2) from Victor Asanza ➡️  #DigitalSystems #DigitalElectronic #DigitalCircuits #HDL #VHDL #FPGA ⭐  https://github.com/vasanza/MSI_VHDL La siguiente partición funcional que incluye una Maquina Secuencial Sincrónica (MSS), debe realizar un ordenamiento de 255 valores de Mayor a Menor. El ingreso de estos valores de 8 bits se debe realizar de uno a uno, estos valores ingresan por el puerto “Data”, mientras se están ingresando los datos, la MSS pone en alto la salida “WritingData”, indicando que este proceso está siendo ejecutado y el mismo no terminará hasta completar los 255 valores. El ordenamiento de los números ingresados previamente se deberá realizar de mayor a menor, para lo cual se recomienda usar el contador_up “j” y el contador_up “i” en el proceso de búsqueda y comparación. Se pide: a) Completar la partición funciona...