▷ SOLUCIÓN EVALUACIÓN SISTEMAS DIGITALES 1, 2do Parcial (2021 PAE)

⭐⭐⭐⭐⭐ SOLUCIÓN EVALUACIÓN SISTEMAS DIGITALES 1, 2do Parcial (2021 PAE) from Victor Asanza

➡️ #DigitalSystems #DigitalElectronic #DigitalCircuits #HDL #VHDL #FPGA
⭐ https://github.com/vasanza/MSI-VHDL/tree/2021PAE

✅ Problema #1 (10%). El siguiente Sistema Digital permite resolver Mapas de Karnaugh de dos variables. Este sistema Digital tiene como entrada los cuatro valores presentes dentro del mapa y como salida tres Displays de 7 segmentos cátodo común que indiquen la resolución del mapa con la cantidad de grupos de uno, de dos y de cuatro. Este circuito siempre determina la resolución más eficiente, bajo la condición de que únicamente se tendrán valores de Ceros y Unos dentro del mapa; a continuación, solo se muestra un ejemplo:

Este sistema digital esta implementado con un decodificador de Mapa de Karnaugh de dos variables, la salida de este decodificador es un bus de datos de 12 bits, cuyos 4 bits más significativos (Q[11..8]) representan la cantidad de grupos de cuatro, los siguientes 4 bits (Q[7..4]) representan la cantidad de grupos de dos y los bits (Q[3..0]) representan la cantidad de grupos de uno. Cada una de estas salidas tiene un convertidos de BCD a Display de 7 segmentos cátodo común.

El siguiente código VHDL describe el funcionamiento del decodificador de Mapa de Karnaugh de dos variables:

Código VHDL de la pregunta: https://github.com/vasanza/MSI-VHDL/tree/2021PAE/ExamenFinal

Se le pide diseñar un circuito digital que será agregado al circuito anterior, permitiendo genera las siguientes salidas adicionales:

Salida S de 4 bits: presenta el valor de la salida Q[7..4] en GRAY

a) Para implementar este circuito adicional, usted podrá únicamente hacer uso de chips MSI (NO se aceptará usar ninguna puerta lógica). ¿Cuál de las siguientes opciones describe la combinación exacta de chips MSI necesarios para implementar este circuito? (2P)

Cuatro Sumadores – 74283
Cuatro Decoder 4 a 16 – 74154
Un Decoder 2 a 4 - 74139
Cuatro Mux 16 a 1 – 74150
Un Sumador – 74283; Un Decoder 4 a 16 – 74154; Cuatro Mux 4 a 1 – 74153
Un Sumador – 74283; Dos Mux 4 a 1 – 74153; Un Comparador – 7485

b) Dibujar únicamente la implementación del circuito adicional que genera las salidas S1, S2 y S3; usted deberá colocar los nombres de los chips, pines completos de los chips, números de los pines, nombre de las señales y tamaño de los buses con su correcto orden (8P).

Resolución:

✅ Problema #2 (20%). El siguiente Sistema Digital funciona como una maquina secuencial modelo moore. Este sistema Digital tiene como entrada las señales: X0, X1, X2 y X3; y como salidas las señales: Q0 y Q1; tal como se presenta a continuación:

Hay que recordar que las maquinas secuenciales sincrónicas están conformadas por tres bloques principales: Decodificador de estados siguientes, memoria de estados y decodificador de salidas. El decodificador de estados siguientes se representa con los siguientes multiplexores:

La asignación de códigos de estado que deberá emplear es el siguiente:

El circuito decodificador de salidas se describe con el siguiente código VHDL:

Código VHDL de la pregunta: https://github.com/vasanza/MSI-VHDL/tree/2021PAE/ExamenFinal

Se le pide:

a) Realizar el diagrama de estados reducido que representa el funcionamiento de la maquina secuencial sincrónica, utilizar el siguiente formato: X3,X2,X1,X0/Q1,Q0 (10p).

b) Completar las instrucciones en VHDL que describen el funcionamiento del decodificador de estados siguientes (10p).

Resolución:

Código VHDL de la pregunta: https://github.com/vasanza/MSI-VHDL/tree/2021PAE/ExamenFinal

✅ Problema #3 (40%). El siguiente Sistema Digital funciona como una maquina secuencial modelo mealy. Este sistema Digital tiene como entrada la señal: A; y como salidas las señales: Q y P; tal como se presenta a continuación:

Hay que recordar que las maquinas secuenciales sincrónicas están conformadas por tres bloques principales: Decodificador de estados siguientes, memoria de estados y decodificador de salidas. La memoria de estados implementado con Flip-Flops tipo D, el decodificador de estados siguientes y de salidas implementado con multiplexores se representa a continuación:

La asignación de códigos de estado que deberá emplear es el siguiente:

Se le pide:

a) Completar los siguientes mapas de Karnaugh que describen el comportamiento de los decodificadores de salidas y de estados siguientes (20p).

b) Realizar el diagrama de estados completo que describe el funcionamiento de la maquina secuencial sincrónica, utilizando el siguiente formato: A / Q, P. (20p).

Resolución:

✅ Problema #4 (30%). Utilizando el el registro universal 74194 en modo carga paralelo (S1=1 y S0=1), realizar el circuito que permita generar la siguiente secuencia: