▷ SOLUCIÓN LECCIÓN SISTEMAS DIGITALES 1, 2do Parcial (2021 PAE) C4
- ➡️ #DigitalSystems #DigitalElectronic #DigitalCircuits #HDL #VHDL #FPGA
- ⭐ https://github.com/vasanza/MSI-VHDL/tree/2021PAE
El siguiente Sistema Digital permite resolver Mapas de Karnaugh de dos variables. Este sistema Digital tiene como entrada los cuatro valores presentes dentro del mapa y como salida tres Displays de 7 segmentos cátodo común que indiquen la resolución del mapa con la cantidad de grupos de uno, de dos y de cuatro. Este circuito siempre determina la resolución más eficiente, bajo la condición de que únicamente se tendrán valores de Ceros y Unos dentro del mapa; a continuación, solo se muestra un ejemplo:
Este sistema digital esta implementado con un decodificador de Mapa de Karnaugh de dos variables, la salida de este decodificador es un bus de datos de 12 bits, cuyos 4 bits más significativos (Q[11..8]) representan la cantidad de grupos de cuatro, los siguientes 4 bits (Q[7..4]) representan la cantidad de grupos de dos y los bits (Q[3..0]) representan la cantidad de grupos de uno. Cada una de estas salidas tiene un convertidos de BCD a Display de 7 segmentos cátodo común.
- Link github del circuito: https://github.com/vasanza/MSI-VHDL/tree/2021PAE/LeccionC4
El siguiente código VHDL describe el funcionamiento del decodificador de Mapa de Karnaugh de dos variables:
Se le pide diseñar un circuito digital que será agregado al circuito anterior, permitiendo genera las siguientes salidas adicionales:
- Salida S1 de 4 bits: presenta el valor de la salida Q[11..8] en XS3
- Salida S2 de 10 bits negados: presenta el valor de la salida Q[7..4] en decimal
- Salida S3 de 3 bits: presenta el valor de la comparación entre la salida Q[3..0] con el valor constante “0001”
a) Para implementar este circuito adicional, usted podrá únicamente hacer uso de chips MSI (NO se aceptará usar ninguna puerta lógica). ¿Cuál de las siguientes opciones describe la combinación exacta de chips MSI necesarios para implementar este circuito? (20P)
- Un Sumador – 74283; Un Decoder 4 a 16 – 74154; Un Comparador – 7485
- Un Sumador – 74283; Un Mux 2 a 1 – 74157; Un Mux 4 a 1 – 74153
- Un Mux 8 a 1 – 74151; Un Mux 16 a 1 – 74150; Un Comparador – 7485
- Un Sumador – 74283; Un Decoder 4 a 16 – 74154; Un Mux 8 a 1 – 74151
- Un Sumador – 74283; Un Mux 16 a 1 – 74150; Un Comparador – 7485
b) Dibujar únicamente la implementación del circuito adicional que genera las salidas S1, S2 y S3; usted deberá colocar los nombres de los chips, pines completos de los chips, números de los pines, nombre de las señales y tamaño de los buses con su correcto orden (80P).
Resolución:
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