▷ SOLUCIÓN LECCIÓN SISTEMAS DIGITALES 1, 2do Parcial (2021 PAE) C5

⭐⭐⭐⭐⭐ SOLUCIÓN LECCIÓN SISTEMAS DIGITALES 1, 2do Parcial (2021 PAE) C5 from Victor Asanza

• ➡️ #DigitalSystems #DigitalElectronic #DigitalCircuits #HDL #VHDL #FPGA
• ⭐ https://github.com/vasanza/MSI-VHDL/tree/2021PAE

La siguiente tabla característica describe el funcionamiento de un flip-flop “XY” (FF-XY). Para realizar una conversión exitosa de un flip-flop “JK” (FF-JK) a un FF-XY, determinar cuáles de las siguientes expresiones booleanas describen correctamente el funcionamiento de las señales “J” y “K”:

• a) j <= ‘0’ when (x&y = “11”) else ‘1’;
• b) j <= ‘0’ when (x&y = “10”) else ‘1’;
• c) j <= ‘0’ when (x&y = “01”) else ‘1’;
• d) j <= ‘0’ when (x&y = “00”) else ‘1’;
• e) k <= ‘0’ when (x&y = “11”) else ‘1’;
• f) k <= ‘0’ when (x&y = “10”) else ‘1’;
• g) k <= ‘0’ when (x&y = “01”) else ‘1’;
• h) k <= ‘0’ when (x&y = “00”) else ‘1’;

Código VHDL de Flip-Flop: https://github.com/vasanza/MSI-VHDL/tree/2021PAE/LeccionC5

Resolución:

j <= not(x) or not (y); entonces, j <= ‘0’ when (x&y = “11”) else ‘1’;

k <= x or y; entonces, k <= ‘0’ when (x&y = “00”) else ‘1’;

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