▷ SOLUCIÓN LECCIÓN SISTEMAS DIGITALES 1, 2do Parcial (2021 PAO1) C5-C6

⭐⭐⭐⭐⭐ SOLUCIÓN LECCIÓN SISTEMAS DIGITALES 1, 2do Parcial (2021 PAO1) C5-C6 from Victor Asanza

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Registro Universal

PROBLEMA # 1 (30%). Dada la siguiente configuración del registro universal #74194:

PRESENTAR:

• a) La expresión booleana que define el comportamiento de cada una de las señales A, B, C y D. (10%)
• b) La tabla de estados presentes y siguientes a partir de las expresiones obtenidas en el literal a). (10%)
• c) Encontrar la secuencia que genera el circuito luego de haber sido reseteado el 74194 (Clearn=0). (10%)

ASM

Problema #2 (30%). El siguiente Sistema Digital funciona como una maquina secuencial modelo moore. Este sistema Digital tiene como entrada las señales: X0, X1, X2 y X3; y como salidas las señales: Q0 y Q1; tal como se presenta a continuación:

Hay que recordar que las maquinas secuenciales sincrónicas están conformadas por tres bloques principales: Decodificador de estados siguientes, memoria de estados y decodificador de salidas. El decodificador de estados siguientes se describe en el siguiente mapa de karnaugh:

La asignación de códigos de estado que deberá emplear es el siguiente:

El circuito decodificador de salidas se describe con el siguiente código VHDL:

Se le pide:

• a) Realizar el diagrama de estados reducido que representa el funcionamiento de la maquina secuencial sincrónica, utilizar el siguiente formato: X3,X2,X1,X0/Q1,Q0 (10p).
• b) Completar las instrucciones en VHDL que describen el funcionamiento del decodificador de estados siguientes (10p).

Resolución:

Conversión de Flip-Flops

Problema #3 (20%). La siguiente tabla característica describe el funcionamiento de un flip-flop “XY” (FF-XY). Para realizar una conversión exitosa de un flip-flop “JK” (FF-JK) a un FF-XY, determinar cuáles de las siguientes expresiones booleanas describen correctamente el funcionamiento de las señales “J” y “K”:

⭐ Código VHDL de Flip-Flop: https://github.com/vasanza/MSI-VHDL/tree/2021PAE/LeccionC5

•  a)     j <= ‘0’ when (x&y = “11”) else ‘1’;
• b)     j <= ‘0’ when (x&y = “10”) else ‘1’;
• c)     j <= ‘0’ when (x&y = “01”) else ‘1’;
• d)     j <= ‘0’ when (x&y = “00”) else ‘1’;
• e)     k <= ‘0’ when (x&y = “11”) else ‘1’;
• f)      k <= ‘0’ when (x&y = “10”) else ‘1’;
• g)     k <= ‘0’ when (x&y = “01”) else ‘1’;
• h)     k <= ‘0’ when (x&y = “00”) else ‘1’;

Resolución:

• j <= not(x) or not (y); entonces, j <= ‘0’ when (x&y = “11”) else ‘1’;
• k <= x or y; entonces, k <= ‘0’ when (x&y = “00”) else ‘1’;

Leer temas relacionados:

• ⭐ https://github.com/vasanza/MSI_VHDL
• ➡️ Video de #VHDL (Ejemplo 2 - secuencialidad)
• ➡️ Video de #VHDL (Ejemplo 1 - concurrencia)
• ➡️ 2021 PAE: Proyectos Propuestos basados en MSS
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